篇4-sva/system verilog assertion中序列/sequence的构建(1)

1.简单序列

序列s1检查信号“a”在每个时钟上升沿都为高电平。如果信号“a”在任何一个时钟上升沿不为高电平，断言将失败。

2.边沿定义的序列

序列s2检查信号“a”在每一个时钟上升沿都跳变成1。如果跳变没有发生，断言失败。

3.逻辑关系的序列

序列s3检查每一个时钟上升沿，信号“a”或者信号“b”是高电平，则断言成功。如果两个信号都是低电平，断言失败。

4.时序关系的序列

序列s4检查信号“a”在一个给定的时钟上升沿为高电平，如果信号“a”不是高电平，序列失败。如果信号“a”在任何一个给定的时钟上升沿为高电平，信号“b”应该在两个时钟周期后为高电平。如果信号“b” 在两个时钟周期后不为1，断言失败。注意，序列以信号“a”在时钟上升沿为高电平开始。